system-verilog

5गर्मी

2उत्तर

क्या Verilog में __LINE__ की तरह कुछ है?

मैं वेरिलोग के लिए नया हूं लेकिन वर्षों से सी प्रोग्रामर रहा हूं जो मुझे खतरनाक बनाता है। मैं कक्षा के लिए कुछ Verilog कर रहा हूँ। मैं अपने सिमुलेशन कोड में सी assert() शैली परीक्षण का उपयोग करना चाहत

verilog system-verilog 2012-10-13

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6गर्मी

2उत्तर

SystemVerilog

में समारोह से लौट रहे कतार मैं इस कोड संकलन नहीं कर सकते हैं: function integer[$] get_register_name; integer ret[$]; ret.push_back(1); ret.push_back(2); return ret;

system-verilog 2012-12-20

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5गर्मी

2उत्तर

क्या कोई अच्छा निर्भरता प्रबंधन उपकरण है जो भाषा विशिष्ट नहीं है?

मैं निर्भरता प्रबंधन उपकरण की तलाश में हूं जो जावा या किसी अन्य भाषा के लिए विशिष्ट नहीं है। हम स्टैंड-अलोन मॉड्यूल बनाने के लिए सिस्टम वेरिलोग, एक हार्डवेयर विवरण भाषा का उपयोग करते हैं। हम विभिन्न म

dependency-management system-verilog 2012-03-02

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9गर्मी

2उत्तर

वेरिलोग जनरेट स्टेटमेंट में एकाधिक जेनवार्स बढ़ाना

मैं verilog में एक बहु-स्तरीय तुलनित्र बनाने की कोशिश कर रहा हूं और मैं यह नहीं समझ सकता कि एकल जेनरेटर में एकाधिक जेनरेटर कैसे बढ़ाएं। genvar i,j; //Level 1 generate j=0; for (i=0;i<128;i

hardware syntax-error verilog system-verilog hdl 2012-03-05

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12गर्मी

2उत्तर

$ आकार, $ बिट्स, verilog

verilog में $size और $bits ऑपरेटर के बीच क्या अंतर है? यदि मेरे पास चर हैं, [9:0]a, [6:0]b, [31:0]c। c <= [($size(a)+$size(b)-1]-:$bits(b)]; उपरोक्त अभिव्यक्ति से 'सी' पर आउटपुट क्या होगा?

arrays verilog system-verilog 2012-11-12

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5गर्मी

3उत्तर

मैं Verilog/System Verilog में एक पर्यावरण चर कैसे पढ़ूं?

मैं Verilog में एक पर्यावरण चर कैसे पढ़ूं? (एक VCS सिम्युलेटर पर चल रहा है) मैं पूरा करने के लिए File=$fopen("$PATH/FileName","r"); $ पथ कोशिश कर रहा हूँ एक वातावरण चर रहा है।

environment-variables verilog system-verilog 2013-02-22

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6गर्मी

1उत्तर

अंकगणित पारी एक तार्किक परिवर्तन के रूप में कार्य करता है, पर हस्ताक्षर किए चर

की परवाह किए बिना मुझे मिल गया है एक रजिस्टर के रूप में इसलिए घोषणा की: logic signed [15:0][2:0][15:0] registers; जब मैं सरणी में एक 2 की तारीफ संख्या जगह है और हिसाब से नंबर बदलाव, यह इसके बजाय तार

verilog bit-shift system-verilog 2013-01-07

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6गर्मी

3उत्तर

समुचित उपयोग

मैं निम्नलिखित छद्म कोड के लिए कुछ इसी तरह है: for (lets say 10 iterations) begin // Do some configuration changes fork begin ///apply input to design end begin wh

verification system-verilog 2013-01-11

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5गर्मी

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सिस्टम वेरिलोग: कार्यों/कार्यों (संश्लेषण के लिए) में इंटरफेस पास करना

क्या किसी फ़ंक्शन या कार्य में इंटरफ़ेस पास करने का कोई संश्लेषित तरीका है? मेरा उपयोग केस निम्न है: मेरे पास कई फ़ंक्शंस वाला पैकेज है (हालांकि मैं उन्हें कार्यों में परिवर्तित कर सकता हूं, अगर इससे

interface system-verilog synthesis 2013-01-21

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5गर्मी

3उत्तर

"सादे" स्टार्ट-एंड ब्लॉक का बिंदु क्या है?

मैं पढ़ रहा हूँ किसी तीसरे पक्ष Verilog, और यह पाया: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; inde

verilog system-verilog 2012-04-02

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