मैं verilog (या vhdl) भाषा का एक पार्सर लिखने जा रहा हूं और पार्स किए गए डेटा के बहुत सारे मैनिपुलेशन (प्रकार के परिवर्तन) करूँगा। मैं वास्तव में बड़ी फ़ाइलों को पार्स करना चाहता हूं (पूर्ण Verilog डिज़ाइन, 10K लाइनों के रूप में बड़ा) और मैं अंततः वेरिलोग का समर्थन करता हूं। मुझे टाइपिंग पर कोई फर्क नहीं पड़ता है, लेकिन जब भी मैं किसी अन्य नियम के लिए समर्थन जोड़ता हूं तो मैं कोड के किसी हिस्से को फिर से लिखना नहीं चाहता हूं।पारसी या खुश (एलेक्स के साथ) या यूयू-पार्सिंगलिब
हास्केल में, आप किस पुस्तकालय की सिफारिश करेंगे? मैं हास्केल को जानता हूं और पहले खेलने के लिए खुश हूं (खेलने के लिए)। मुझे लगता है कि कोड में पार्सड स्ट्रिंग को बदलने के लिए पारसीक का उपयोग करने में संभावनाएं हैं (जो एक बड़ा प्लस है)। मुझे यूयू-पेरिंगलिब के साथ कोई अनुभव नहीं है।
तो verilog/VHDL के पूर्ण व्याकरण को पार्स करने के लिए उनमें से एक की सिफारिश की जाती है? मेरी मुख्य चिंता आसानी और 'शुद्धता' है जिसके साथ मैं अपने whim पर पार्स किए गए डेटा में हेरफेर कर सकता हूं। गति प्राथमिक चिंता नहीं है।
यह एक विशाल परियोजना है। एक Verilog पार्सर बहुत जटिल है। –
हां, वास्तव में। Verilog के कुछ हिस्से का समर्थन करने के लिए पर्याप्त है यह दिखाने के लिए पर्याप्त है कि मैं अपने पीएचडी के दौरान verilog के साथ करना चाहता हूँ। लेकिन मैं अपने पीएचडी के बाद भी इसे जारी रखना चाहता हूं। तो यह वास्तव में एक दीर्घकालिक निवेश है। मैं जानना चाहता हूं कि हास्केल बिल फिट बैठता है या नहीं। मुझे यह भाषा पसंद है। – Dilawar
तो, अंत में आपने क्या किया? क्या आप अपनी पसंद से खुश हैं? – Schiavini